Abstract is missing.
- Automated Test Suites for Modern Aircraft ControllersJan Peleska. 1-10
- Erweiterung der UML um Zeitannotationen zur Analyse des Zeitverhaltens reaktiver SystemeMichael Kersten, Ramon Biniasch, Wolfgang Nebel, Frank Oppenheimer. 11-20
- A New Process-Algebraic Specification Methodology for Integrated Modular Avionic SystemsMarco Fischer, Stefan Förster, André Windisch, Burkhard Balser, Dieter Monjau. 21-29
- Regeln für die Erstellung von VHDL-AMS-ModellenJoachim Haase. 30-40
- Konzept einer Klassensammlung zur Verhaltensmodellierung hybrider Systeme am Beispiel der LeistungselektronikChristian Meise, Christoph Grimm. 41-50
- Modeling of Configurable HW/SW-InterfacesStefan Ihmor, Markus Visarius, Wolfram Hardt. 51-60
- Verifikation von Prozessorplattformen -- Probleme und Trends aus Sicht der ChipentwicklungHans-Jürgen Brand. 61-61
- Datenbanken zur konsistenten Speicherung von Entwurfsdaten für eingebettete SystemeMathias Sporer, Dieter Monjau. 62-71
- laLa -- An Object Oriented Language for Schematic and Printed Circuit Board SpecificationMatthias Menge, Carsten Gremzow, Irenäus Schoppa. 72-80
- Incremental Design: A VHDL based Case StudyFanny Garnier, Wolfgang Ecker. 81-92
- A Universal Disassembler using Table Based Formal Architectural SpecificationChristoph Jaeschke, Bodo Hoppe, Wolfram Sauer. 93-101
- Certifiable Software-Integration for Engine ElectronicsMarek Jersak, Kai Richter, Rolf Ernst, Jörn-Christian Braam, Zheng-Yu Jiang, Fabian Wolf. 102-111
- Arithmetic in Formal SynthesisViktor K. Sabelfeld, Kai Kapp. 112-120
- Dead Code Elimination in Formal SynthesisKai Kapp, Viktor K. Sabelfeld. 121-130
- A Platform for Construction and Integration of Digital IP BlocksMichael Payer. 131-131
- A $\mu$-Calculus Approach to Supervisor SynthesisRoberto Ziller, Klaus Schneider. 132-143
- Datapath constrained High-Level Synthesis of Central Memory ArchitecturesCarsten Gremzow, E. Hansen, Nico Moser, Hans-Ulrich Post. 144-153
- VHDL-Hardware/Software-Board-Level-Simulation innerhalb eines FPGA/DSP-EntwicklungssystemsMarco Beyer, Hans-Ulrich Post. 154-163
- The Case for 2-POFIlia Polian, Wolfgang Günther, Bernd Becker. 164-173
- An Enhanced Environment for Multi-Level SimulationMartin Zambaldi, Matthias Bauer, Wolfgang Ecker, Renate Henftling, Andreas Zinn. 174-183
- Cost-efficient Formal Block Verification for ASIC DesignKlaus Winkelmann, Hans-Joachim Trylus, Dominik Stoffel, Görschwin Fey. 184-188
- Conflict-based Selection of Branching Rules in SAT-AlgorithmsMarc Herbstritt, Bernd Becker. 189-198
- Towards the impact of state encoding on induction-based property checkingMarkus Wedler, Dominik Stoffel, Wolfgang Kunz. 199-208
- Bounded Property Checking with Symbolic SimulationJürgen Ruf, Prakash Mohan Peranandam. 209-218
- Formale Verfeinerung und Modelchecking von zeitbehafteten endlichen AutomatenAlexander Krupp, Wolfgang Müller 0003. 219-228
- Formale Verifikation von LTL-Formeln für SystemC-BeschreibungenDaniel Große, Rolf Drechsler. 229-238
- Model Checking in an Industrial EnvironmentEva Fordran, Matthias Fruth, Ulrich Hensel, Hu Shaoyu, Madabhushi Srinivasan. 239-248