Abstract is missing.
- Calculating Task Output Event Models to Reduce Distributed System CostRazvan Racu, Kai Richter, Rolf Ernst. 1-10
- Faust2 -- A Processor High-Level Modeling FrameworkChristoph Jäschke, Zoltán Hidvégi, Wolfgang Rösner. 11-20
- Physical Synthesis: its struggle with Moore's lawPatrick Groeneveld. 21-23
- Layout Driven Optimization of Datapath Circuits using Arithmetic ReasoningIngmar Neumann, Dominik Stoffel, Kolja Sulimma, Michel R. C. M. Berkelaar, Wolfgang Kunz. 24-33
- A New High-Level Synthesis Approach of a Synchronous Bit-Serial ArchitectureAchim Rettberg, Florian Dittmann, Thomas Lehmann, Mauro Cesar Zanella. 34-43
- Adaptive Bus Line Grouping for Power Efficient Data Transfer over Wide System BusesClaudia Kretzschmar, Robert Siegmund, Dietmar Müller. 44-52
- Entwurfs-Methodik für Automobil-ElektronikGeorg Pelz. 53-53
- Global vs. Local Model Checking of Infinite State SystemsTobias Schüle, Klaus Schneider. 54-64
- Bounded Model Checking and Inductive Verification of Hybrid Discrete-continuous SystemsBernd Becker, Markus Behle, Friedrich Eisenbrand, Martin Fränzle, Marc Herbstritt, Christian Herde, Jörg Hoffmann, Daniel Kröning, Bernhard Nebel, Ilia Polian, Ralf Wimmer. 65-75
- Automatisches Verstärken und Beweisen von Invarianten mit Hilfe von GegenbeispielenJoachim Horch. 76-85
- A Model-Based Approach to System-Level Co-DesignThomas Beierlein, Dominik Fröhlich, Bernd Steinbach. 86-95
- Ein orthogonales Schema für die Klassifikation der Modellierungsabstraktion von digitalen SystemenMartin Zambaldi, Wolfgang Ecker. 96-105
- The IPQ Format -- An Approach to Support IP based DesignMarkus Visarius, Wolfram Hardt. 106-115
- Ein XML-basierter Ansatz zur flexiblen Darstellung und Transformation von SchaltungsbeschreibungenJan-Hendrik Oetjens, Joachim Gerlach, Wolfgang Rosenstiel. 116-125
- Do we really need SystemC-AMS?Alain Vachoux. 126-126
- Some Common Synthesis-Simulation-MismatchesWolfgang Günther, Stefan Höreth. 127-136
- Erhöhung der Synthesegenauigkeit durch Sprachraumerweiterung synthesefähiger sequentieller VHDL-BeschreibungenJan Gutsche, Hans-Ulrich Post. 137-146
- Erweiterte Kostenmodellierung mit VHDL/VHDL-AMSMichael Schlegel, Göran Herrmann, Dietmar Müller. 147-155
- Flexible Overhead Processing Architectures for G.709 Optical Transport NetworksTudor Murgan, Mihail Petrov, Mateusz Majer, Peter Zipf, Manfred Glesner, Ulrich Heinkel. 156-164
- Using Synthesis Techniques in SAT SolversRolf Drechsler. 165-173
- Hadie - Ein portierbarer Mikrokernel für eingebettete SystemeKarsten-O. Laux, Marc Michael Feld. 174-183
- Verifikation von Spezifikationsmodellen mit Intervall-Petri-NetzenVesselka Duridanova, Thorsten Hummel, Olga Fengler, Wolfgang Fengler. 184-193
- Ein Ubersetzungsverfahren von Verilog-Kausalspezifikationen in Signalflankengraph-basierte Spezifikationen zum Entwurf asynchroner SchaltwerkeMeinrad Fiedler. 194-203
- Scheduling of Control Flow Intensive Behavioral Descriptions in Formal SynthesisKai Kapp, Viktor K. Sabelfeld. 204-213
- Rapid Prototyping of a Microcontroller IP Core under Resource LimitationsStephen Schmitt, Wolfgang Rosenstiel. 214-223
- An Asynchronous Switch Implmentation for Systems-on-a-ChipPeter Zipf, Heiko Hinkelmann, Adeel Ashraf, Thomas Hollstein, Manfred Glesner. 224-231
- Debugging and Diagnosis in Equivalence Checking of ASICsStefan Höreth. 232-232
- A Tight Lower Bound for Dynamic BDD ReorderingRüdiger Ebendt, Rolf Drechsler. 233-242
- Early Conflict Detection Based SAT SolvingMatthew D. T. Lewis, Tobias Schubert, Bernd Becker. 243-249
- Efficient (Non-)Reachability Analysis of CounterexamplesRolf Drechsler, Wolfgang Günther, Burkhard Stubert. 250-259
- Transactional Level Verification and Coverage Metrics by Means of Symbolic SimulationPrakash Mohan Peranandam, Roland J. Weiss, Jürgen Ruf, Thomas Kropf. 260-269
- Filter Based Diagnosis for Multiple Design ErrorsChristoph Scholl, Matthias Büche. 270-279
- Formale Verifikation eines Sonet/SDH FramersAlexander Thomas, Jürgen Becker, Ulrich Heinkel, Klaus Winkelmann, Jörg Bormann. 280-288