Abstract is missing.
- Analog and Mixed-Signal Extensions to SystemCAlain Vachoux. 3-8
- An Architecture Description Language for Massively Parallel Processor ArchitecturesAlexey Kupriyanov, Frank Hannig, Dmitrij Kissler, Jürgen Teich, Rainer Schaffer, Renate Merker. 11-20
- Entwurf Global Asynchroner Lokal Synchroner Strukturen auf der Basis einer deklarativen Beschreibung mit XMLAxel Weiß, Frank Winkler. 21-29
- Communication Refinement and Target Software Generation using SystemCMatthias Krause, Oliver Bringmann, Wolfgang Rosenstiel. 30-37
- Modelling and Synthesis of Communication Using OSSS-ChannelsKim Grüttner, Cornelia Grabbe, Frank Oppenheimer, Wolfgang Nebel. 38-47
- Eine Scheduling Heuristik zur Minimierung der VerlustleistungPeter Zipf, Volker Hampel, Manfred Glesner, Thilo Pionteck. 51-60
- Timing-/Power-getriebener Layout-Entwurf für Zellen-basierte DigitalschaltungenAxel Vick, Helmut Rossmann, Heinrich Theodor Vierhaus. 61-68
- Modelling Synchronous Multi-Clock Circuits for RetimingIngmar Neumann. 69-76
- Decompilationsbasierte High-Level-SyntheseNico Moser, Carsten Gremzow, Matthias Menge, Hans-Ulrich Post. 77-84
- Going Beyond AssertionsKlaus Winkelmann. 87-91
- Modellierung des dynamischen Verhaltens nichtlinearer analoger Komponenten für die semi-formale Mixed-Signal-VerifikationMartin Freibothe, Jens Döge, Torsten Coym, Stefan Ludwig, Bernd Straube, Ernst Kock. 95-105
- A case study on applying bounded model checking to analog circuit verificationAlexander Jesser, Markus Wedler, Lars Hedrich, Wolfgang Kunz. 106-113
- Anwendungsmöglichkeiten von Bounded Model Checking und affiner Arithmetik für die Verifikation von AnalogschaltungenAndreas Ehrenfried, Daniel Scholz, Tobias Welp. 114-121
- Vermeidung fehlerhafter Verifikations-Ergebnisse beim Äquivalenz-Vergleich nichtlinearer analoger SchaltungenRalf Klausen, Lars Hedrich, Erich Barke. 122-131
- Advanced Unbounded CTL Model Checking By Using AIGs, BDD Sweeping, and Quantifier SchedulingFlorian Pigorsch, Christoph Scholl, Stefan Disch. 135-144
- Verifying Behavioural Extension of Components with Dynamically Evolving InterfacesStefan Förster. 145-152
- Memory-aware Bounded Model Checking for Linear Hybrid SystemsErika Ábrahám, Marc Herbstritt, Bernd Becker, Martin Steffen. 153-162
- SAT-based Calculation of Source Code Coverage for BMCGörschwin Fey, Rolf Drechsler. 163-170
- Semi-symbolische Modellierung von AbweichungenWilhelm Heupke, Christoph Grimm, Klaus Waldschmidt. 173-180
- Ein Verfahren zur effizienten Analyse von Schaltungen mit ParametervarianzenDarius Grabowski, Christoph Grimm, Erich Barke. 181-190
- Ansätze zur Verbesserung der Simulationsperformance automatisch generierter analoger VerhaltensmodelleDaniel Platte, Shangjing Jing, Ralf Sommer, Erich Barke. 191-200
- Über die formale Beschreibung räumlicher NetzeHermann von Issendorff. 203-213
- Monitoring-based Formal Hardware VerificationPaul Duplys, Roland J. Weiss, Jürgen Ruf, Thomas Kropf, Wolfgang Rosenstiel. 217-221
- Automatische Eigenschaftsextraktion auf Systemebene aus SystemC ModellenStefan Lämmermann, Roland J. Weiss, Jürgen Ruf, Thomas Kropf, Wolfgang Rosenstiel. 222-226
- Technische Dokumentation von Soft- und Hardware-Systemen: Die vergessene WeltBeate Muranko, Rolf Drechsler. 227-231
- Assertion-Based Verification of Transaction Level ModelsBernhard Niemann, Christian Haubelt. 232-236
- Konzept zur Taskmigration auf heterogenen rekonfigurierbaren RechenplattformenTim Sander, Wolfgang Hess, Sorin A. Huss. 237-241
- A Framework for Verifying and Implementing Embedded SystemsKlaus Schneider, Tobias Schüle. 242-247
- Verifying Finite State Machines in Probabilistic EnvironmentsMarkus Siegle. 248-254
- Ein Metamodell für eingebettete SystemeWolfram Hardt, Mathias Sporer. 255-260
- Address Decoder Test and Verification by Generalization of Application Fail SequencesMartin Versen, Achim Schramm, Daewon Lee, Ronny Schneider. 261-265
- Virtual Prototyping und frühe Evaluierung von Systems-on-Chip mit UML2 und SysMLAlexander Viehl, Oliver Bringmann, Wolfgang Rosenstiel. 266-270
- Verallgemeinerte ÜberwachersyntheseRoberto M. Ziller. 271-271
- Reduzierung des Leckstromverbrauchs mit gemischten Gattern in Deep Submicron TechnologienFrank Sill, Claas Cornelius, Dirk Timmermann. 275-283
- Flächenplanung für FPGA-Architekturen mit heterogenen VerdrahtungsressourcenValerij Matrose. 284-291
- Vergleich und Optimierung von Algorithmen zur Modulo-Multiplikation auf SmartcardsSascha Kneip, Walter Anheier. 292-301
- Verification and validation of Atmel's new 32 bit AVR microprocessorØyvind Strøm. 305-308
- Efficient Top Down Design and Verification of a Bluetooth Transceiver using the IEEE 1076.1 Language StandardMarius Sida, Guido Clemens. 311-318
- Zeitbeschränkte Clusterung zur Design-Space-Exploration geclusterter VLIW-ProzessorenAndy Heinig, Mario Schölzel. 319-328
- Präzise Modellierung und Parameteranpassung eines 5, 2 GHz LNA für WLAN-AnwendungenIyad Kebaisy, Sven Domann, Bernd Meinerzhagen. 329-336
- Formale Spezifikation und Verifikation abstrakter Beschreibungen von TelekommunikationsprotokollenAxel Schneider, Thomas Bluhm, Tobias Renner, Ulrich Heinkel, Joachim Knäblein, Reynaldo Zavala. 339-348
- Control Register Specification and Verification in Complex SystemsChristoph Jäschke, Ralf Winkelmann, Johannes Kösters. 349-358
- Erstellung korrekter Spezifikationen für diskrete SystemeRoberto M. Ziller, Detlef Schmid. 359-368